AI 반도체 시대를 이끌 차세대 트랜지스터의 무게중심이 GAA(Gate-All-Around)에서 CFET(상보형 전계효과 트랜지스터)로 이동하고 있다. CFET가 1nm 이하 초미세 공정의 핵심 기술로 부상하는 가운데 삼성전자는 세계 최소 수준의 42nm 게이트 피치 구현에 성공하며 차세대 파운드리 기술 경쟁에서 존재감을 키우고 있다.
벨기에 반도체 연구기관 IMEC은 2일 '2026 반도체 공정 기술 로드맵'을 통해 2038년께 0.3nm 수준 공정 구현이 가능할 것으로 전망했다.
로드맵은 향후 공정 미세화의 핵심 축으로 CFET를 제시하며 기존 평면 중심의 집적 방식에서 수직 적층 구조로 전환이 불가피하다고 분석했다. 이번 로드맵은 삼성전자, TSMC, 인텔, 엔비디아, AMD, ASML 등 글로벌 반도체 기업들이 공동으로 참여해 마련한 것으로 향후 10여년간 공정 기술 발전 방향을 제시했다.
IMEC이 차세대 반도체 공정의 핵심 기술로 상보형 전계효과 트랜지스터(CFET)를 제시하면서 글로벌 파운드리 업계의 기술 경쟁이 새로운 국면에 접어들고 있다. 삼성전자와 TSMC, 인텔 등 주요 반도체 기업들은 게이트올어라운드(GAA)에 이은 차세대 트랜지스터 구조 확보에 속도를 내며 1나노미터(nm) 이하 초미세 공정 주도권 경쟁을 본격화하는 모습이다.
현재 최첨단 양산 공정은 2nm 수준까지 진입했지만 트랜지스터 집적도를 높이기 위해 줄여온 게이트 접촉 간격(CPP)은 A10(약 1nm) 세대에서 42nm 안팎으로 사실상 물리적 한계에 도달할 것으로 전망된다. 이에 따라 기존처럼 트랜지스터를 평면에서 나란히 배치하는 방식만으로는 무어의 법칙을 이어가기 어려워질 것이라는 분석이 나온다.
이에 대안으로 제시되는 기술이 CFET다. CFET는 GAA 구조에서 좌우로 배치하던 n형과 p형 트랜지스터를 위아래로 적층하는 방식으로 동일한 면적에서 더 많은 트랜지스터를 구현할 수 있는 차세대 구조다. 업계에서는 2033년 이후 0.7nm급 공정부터 CFET가 본격 도입되고, 이후 1nm 이하 초미세 공정의 표준 구조로 자리 잡을 가능성이 높은 것으로 보고 있다.
삼성전자는 이미 차세대 기술 경쟁에서 의미 있는 성과를 내놓고 있다. 회사는 최근 국제 반도체 학술 대회 '2026 VLSI 심포지엄'에서 42nm 게이트 피치의 3D 적층 전계효과 트랜지스터(CFET)를 공개했다. 이는 기존 TSMC와 IMEC이 발표한 48nm, 인텔의 45nm보다 더 미세한 수준으로 해당 연구는 심포지엄 베스트 페이퍼에도 선정됐다.
삼성전자는 3nm 공정에서 세계 최초로 GAA를 양산한데 이어 CFET 연구에서도 선도적인 기술력을 확보했다는 평가를 받는다. 특히 D램과 V낸드 등 메모리 반도체에서 축적한 수직 적층 기술과 공정 노하우를 로직 반도체에 접목해 높은 난도의 3차원 적층 구조를 구현했다. 연구팀은 향후 링 오실레이터와 SRAM 등 실제 회로 구현을 통해 제품 적용 범위를 확대한다는 계획이다.
경쟁사들도 차세대 트랜지스터 확보에 속도를 낼 전망이다. TSMC는 A14 이후 세대에서 CFET 적용 가능성을 공식화했으며 약 1000개의 트랜지스터를 집적한 CFET 링 오실레이터를 시연하는 등 선행 연구를 이어가고 있다. 인텔 역시 GAA 기반 '18A' 공정을 상용화하는 동시에 45nm 게이트 피치의 CFET 시제품을 공개하며 후속 세대 기술 개발에 나섰다.
업계에서는 AI 반도체 확산으로 성능과 전력 효율을 동시에 높여야 하는 요구가 커지면서 트랜지스터 구조 혁신이 공정 경쟁력의 핵심 요소가 될 것으로 보고 있다. 세계 최초 GAA 양산 경험을 확보한 삼성전자가 CFET에서도 업계 최고 수준의 연구 성과를 확보하면서 차세대 트랜지스터 경쟁에서도 기술 주도권 확보에 한발 다가섰다는 평가가 나온다.
삼성전자 관계자는 "세계 최초로 42nm 수준의 3차원 수직 적층 트랜지스터 기술을 구현했다"며 "가장 작은 소자를 업계 최초로 수직 적층하며 핵심 기술을 확보했고 향후 선행 연구를 지속할 방침"이라고 말했다.
벨기에 반도체 연구기관 IMEC은 2일 '2026 반도체 공정 기술 로드맵'을 통해 2038년께 0.3nm 수준 공정 구현이 가능할 것으로 전망했다.
로드맵은 향후 공정 미세화의 핵심 축으로 CFET를 제시하며 기존 평면 중심의 집적 방식에서 수직 적층 구조로 전환이 불가피하다고 분석했다. 이번 로드맵은 삼성전자, TSMC, 인텔, 엔비디아, AMD, ASML 등 글로벌 반도체 기업들이 공동으로 참여해 마련한 것으로 향후 10여년간 공정 기술 발전 방향을 제시했다.
IMEC이 차세대 반도체 공정의 핵심 기술로 상보형 전계효과 트랜지스터(CFET)를 제시하면서 글로벌 파운드리 업계의 기술 경쟁이 새로운 국면에 접어들고 있다. 삼성전자와 TSMC, 인텔 등 주요 반도체 기업들은 게이트올어라운드(GAA)에 이은 차세대 트랜지스터 구조 확보에 속도를 내며 1나노미터(nm) 이하 초미세 공정 주도권 경쟁을 본격화하는 모습이다.
현재 최첨단 양산 공정은 2nm 수준까지 진입했지만 트랜지스터 집적도를 높이기 위해 줄여온 게이트 접촉 간격(CPP)은 A10(약 1nm) 세대에서 42nm 안팎으로 사실상 물리적 한계에 도달할 것으로 전망된다. 이에 따라 기존처럼 트랜지스터를 평면에서 나란히 배치하는 방식만으로는 무어의 법칙을 이어가기 어려워질 것이라는 분석이 나온다.
이에 대안으로 제시되는 기술이 CFET다. CFET는 GAA 구조에서 좌우로 배치하던 n형과 p형 트랜지스터를 위아래로 적층하는 방식으로 동일한 면적에서 더 많은 트랜지스터를 구현할 수 있는 차세대 구조다. 업계에서는 2033년 이후 0.7nm급 공정부터 CFET가 본격 도입되고, 이후 1nm 이하 초미세 공정의 표준 구조로 자리 잡을 가능성이 높은 것으로 보고 있다.
삼성전자는 이미 차세대 기술 경쟁에서 의미 있는 성과를 내놓고 있다. 회사는 최근 국제 반도체 학술 대회 '2026 VLSI 심포지엄'에서 42nm 게이트 피치의 3D 적층 전계효과 트랜지스터(CFET)를 공개했다. 이는 기존 TSMC와 IMEC이 발표한 48nm, 인텔의 45nm보다 더 미세한 수준으로 해당 연구는 심포지엄 베스트 페이퍼에도 선정됐다.
삼성전자는 3nm 공정에서 세계 최초로 GAA를 양산한데 이어 CFET 연구에서도 선도적인 기술력을 확보했다는 평가를 받는다. 특히 D램과 V낸드 등 메모리 반도체에서 축적한 수직 적층 기술과 공정 노하우를 로직 반도체에 접목해 높은 난도의 3차원 적층 구조를 구현했다. 연구팀은 향후 링 오실레이터와 SRAM 등 실제 회로 구현을 통해 제품 적용 범위를 확대한다는 계획이다.
경쟁사들도 차세대 트랜지스터 확보에 속도를 낼 전망이다. TSMC는 A14 이후 세대에서 CFET 적용 가능성을 공식화했으며 약 1000개의 트랜지스터를 집적한 CFET 링 오실레이터를 시연하는 등 선행 연구를 이어가고 있다. 인텔 역시 GAA 기반 '18A' 공정을 상용화하는 동시에 45nm 게이트 피치의 CFET 시제품을 공개하며 후속 세대 기술 개발에 나섰다.
업계에서는 AI 반도체 확산으로 성능과 전력 효율을 동시에 높여야 하는 요구가 커지면서 트랜지스터 구조 혁신이 공정 경쟁력의 핵심 요소가 될 것으로 보고 있다. 세계 최초 GAA 양산 경험을 확보한 삼성전자가 CFET에서도 업계 최고 수준의 연구 성과를 확보하면서 차세대 트랜지스터 경쟁에서도 기술 주도권 확보에 한발 다가섰다는 평가가 나온다.
삼성전자 관계자는 "세계 최초로 42nm 수준의 3차원 수직 적층 트랜지스터 기술을 구현했다"며 "가장 작은 소자를 업계 최초로 수직 적층하며 핵심 기술을 확보했고 향후 선행 연구를 지속할 방침"이라고 말했다.