삼성, 로직 반도체도 수직으로 쌓았다 … 42nm 한계 돌파

삼성전자가 로직 반도체의 미세화 한계를 수직 적층 구조로 넘는 차세대 트랜지스터 기술을 공개했다. 반도체 성능 향상의 핵심이었던 ‘더 작게, 더 촘촘하게’의 수평 미세화가 물리적 한계에 가까워진 가운데 트랜지스터를 위아래로 쌓아 같은 면적에 더 많은 소자를 넣는 방식이다. V낸드와 HBM(고대역폭메모리)이 메모리 반도체에서 수직 적층으로 시장 판도를 바꿨다면, 이번 연구는 그 흐름이 로직 반도체로 확장되고 있음을 보여준다.

삼성전자 반도체연구소 Logic TD팀은 2026 VLSI 심포지엄에서 게이트 피치 42nm 수준의 3D Stacked FET 구조를 세계 최초로 구현했다고 17일 발표했다. 해당 논문은 올해 VLSI 심포지엄에 제출된 1000편 이상의 논문 가운데 최고 평가를 받아 Best Paper로 선정됐다. 삼성전자에 따르면 기존 업계 최소 게이트 피치 기록은 48nm였으며, 이번 연구는 이를 42nm까지 낮춘 성과다.

기술의 핵심은 로직 반도체의 집적 방향을 평면에서 입체로 바꾼 데 있다. CPU(중앙처리장치)와 GPU(그래픽처리장치)처럼 연산과 제어를 담당하는 로직 반도체는 제한된 면적 안에 더 많은 트랜지스터를 넣어야 성능과 전력 효율을 높일 수 있다. 하지만 트랜지스터 간격을 계속 줄이면 소자 사이를 전기적으로 분리하는 절연체도 함께 얇아진다. 일정 두께 이하에서는 절연 효과가 떨어져 전류가 새거나 소자가 오동작할 수 있다. 수평 미세화만으로는 더 이상 집적도를 높이기 어려운 구간에 들어선 셈이다.

삼성 연구팀이 제시한 해법은 트랜지스터를 옆으로 더 좁히는 대신 위아래로 쌓는 것이다. 기존 2차원 구조에서는 좌우 소자를 분리하는 절연체 두께가 수평 면적 축소의 제약이 된다. 반면 3차원 구조에서는 상하 소자를 분리하는 절연체가 수직 방향으로 형성된다. 이론적으로 같은 수평 면적 안에 2개의 트랜지스터를 구현할 수 있어 집적도를 2배 높일 수 있다는 설명이다.

정영채 삼성전자 반도체연구소 Logic TD팀 TL은 “2개의 면적을 차지하던 트랜지스터를 수직으로 쌓아 1개의 면적에 2개의 트랜지스터를 구현했다”며 “같은 면적에 2배 더 많은 트랜지스터를 넣을 수 있는 구조”라고 설명했다.

이번 성과는 메모리 반도체에서 이미 확인된 ‘수직화’ 전략이 로직 반도체에도 적용될 수 있음을 보여준다. 낸드 플래시는 V낸드를 통해 셀을 위로 쌓으며 저장용량을 늘렸고, D램은 HBM을 통해 여러 개의 메모리 칩을 수직으로 적층해 대역폭을 높였다. 로직 반도체에서도 더 이상 평면 축소만으로 성능 향상을 이어가기 어려워지면서, 소자 구조 자체를 바꾸는 연구가 중요해지고 있다.

권욱현 삼성전자 반도체연구소 마스터는 “플래시에서는 V낸드가, D램에서는 HBM이 수직 적층형 구조를 통해 면적 감소의 한계를 돌파했다”며 “이 같은 개발 흐름이 로직 개발까지 자연스럽게 이어진 것”이라고 말했다.

이번 논문의 첫 번째 성과는 42nm 게이트 피치 구현이다. 게이트 피치는 트랜지스터 하나가 차지하는 가로 방향 크기를 가늠하는 지표다. 삼성전자에 따르면 이번 42nm 구현은 산업계에서 처음 달성한 세계 최소 수준이다.

두 번째는 나노시트 채널 구조다. 연구팀은 전류가 흐르는 나노시트 채널을 상부 트랜지스터와 하부 트랜지스터에 각각 3단씩 쌓은 3/3단 구조를 구현했다. 기존 2/2단 구조를 넘어선 것으로, 채널 단수를 늘려 전류 구동 능력을 높이는 방향의 진전이다.

세 번째는 상하부 트랜지스터를 연결하는 방식이다. 연구팀은 위아래 트랜지스터를 I자 형태로 직접 관통 연결하는 RBC 구조를 세계 최초로 구현했다고 밝혔다. 기존 방식이 측면을 따라 ㄷ자 형태로 우회 연결하는 방식이었다면, RBC는 위아래 소자를 수직으로 곧장 연결하는 구조다.

이 공정은 난도가 높다. 수직 적층 구조에서는 깊고 좁은 공간을 정확히 뚫어야 하고, 그 안을 절연체나 금속으로 빈틈없이 채워야 한다. 종횡비가 높아질수록 식각과 충전 공정의 난도는 급격히 올라간다.

황동훈 삼성전자 반도체연구소 수석연구원은 “기존 방식이 트랜지스터 측면을 활용해 ㄷ자 형태로 우회 연결하는 구조였다면, 이번 RBC는 위아래 트랜지스터를 수직으로 곧장 뚫어 연결하는 방식”이라며 “3배 이상 깊이를 뚫어야 해 공정 난도가 매우 높았다”고 말했다.

연구팀은 핵심 공정인 RBC 확보를 위해 여러 차례 공정 전략을 바꿨다. 새로운 소재를 활용한 방식이 실제 웨이퍼 검증에서 기대만큼 효과를 내지 못하자 전략을 전면 수정했고, 4번의 시도 끝에 최적 공정을 확보했다. 연구팀은 플래시와 D램에서 수직형 소자를 만들었던 공정 경험이 이번 성과의 기반이 됐다고 설명했다.

이번 기술이 주목받는 이유는 AI와 고성능컴퓨팅(HPC) 시장의 요구와 맞물려 있기 때문이다. AI 반도체는 같은 면적에서 더 많은 연산을 처리해야 하고, 동시에 전력 소모와 발열을 낮춰야 한다. 데이터센터 전력 비용이 커지는 상황에서 트랜지스터 집적도와 전력 효율은 차세대 칩 경쟁력의 핵심 변수다.

삼성 연구팀은 수직 적층 구조가 양산 기술로 발전할 경우 같은 면적당 트랜지스터 수를 2배로 늘릴 수 있고, 이에 따라 전력 효율도 2배 개선될 수 있다고 설명했다. 기존 반도체 공정은 세대 전환 때마다 성능이 약 15%씩 개선되는 것이 일반적이지만, 수직 적층 구조는 구조 변화 자체로 이론상 성능을 100% 높일 수 있다는 것이다.

다만 이번 연구는 실제 제품 양산 단계가 아니라 기초 소자 구현 단계다. 권 마스터는 이번 성과를 “로직 제품을 구성하는 가장 기본 단위인 n형·p형 트랜지스터를 수직으로 적층한 것”이라며 “건축으로 비유하면 벽돌을 만든 단계”라고 설명했다.