성균관대 박진홍 교수팀, 1나노급 반도체 집적 한계 극복 … 저온 공정으로 소자·배선 손상없이 고집적 실현

성균관대학교는 전자전기공학부 박진홍 교수 연구팀이 10옹스트롬(1나노미터·㎚) 이하 기술 노드에 고려되고 있는 단결정 2D 반도체(두께가 원자 단위 수준으로 얇은 2차원 형태의 반도체 물질) 채널 기반 3D C-FET(3차원으로 적층된 n-FET과 p-FET을 전기적으로 연결한 구조의 트랜지스터) 반도체 소자 기술을 개발했다고 23일 밝혔다.

이번 연구는 기존 2D 평면 반도체의 집적도 한계를 기존 고온 공정 대신 저온 집적 공정을 통해 극복한 것으로, 반도체 집적 기술의 혁신적인 도약을 이뤘다는 평가를 받는다.

이번 연구에는 미국 매사추세츠공과대학(MIT) 김지환 교수팀, 삼성종합기술원(SAIT) 김상원·설민수 박사 연구팀이 함께했다.

기존 3D 반도체 기술은 실리콘 웨이퍼를 관통하는 TSV(실리콘관통전극)를 이용한 방식이 주류를 이뤘다. TSV 방식은 웨이퍼 간 정렬 오류, 높은 공정 비용, TSV가 차지하는 칩 면적 손실 등 여러 문제가 있었다.

연구팀은 이를 해결하기 위해 웨이퍼 간 물리적 연결 없이 단결정 전이금속 디칼코제나이드(TMD) 채널을 직접 성장시키는 '모노리식(Monolithic) 3D 집적 방식'으로 접근했다. 이 방식은 소자의 성능을 극대화하면서 물리적 연결을 최소화해 공정 효율성과 집적도를 동시에 개선할 수 있다.

특히 이번 연구에서는 상부 단결정 2D 반도체 소자 제작에 기존의 700℃ 이상 고온 공정 대신 385℃ 이하의 저온 공정을 적용했다. 저온 공정은 이미 제작된 소자나 배선의 손상을 방지하면서도 상부 소자를 3D 모노리식 방식으로 제작할 수 있는 환경을 제공했다.

연구팀은 이를 통해 단결정 n-FET 소자를 이미 제작된 단결정 p-FET 위에 직접 집적하는 데 성공했다. 개발된 수직 CMOS 소자는 기존 2D 평면 CMOS 소자보다 집적 밀도를 2배 이상 향상했으며, TSV 기술을 대체할 새로운 접근법을 제시했다.

박 교수는 "이번 연구는 기존 TSV 기술을 넘어서는 혁신적인 기술적 진전"이라며 "이 기술은 차세대 반도체 소자의 집적도 향상뿐 아니라 에너지 효율을 극대화하는 데 기여할 것으로 기대된다. 인공지능(AI), 데이터 센터, 사물인터넷(IoT) 등 다양한 첨단 기술 분야에서 중요한 역할을 할 것"이라고 말했다. 이어 "해당 기술은 반도체 소자의 집적도 향상과 제조 공정 혁신을 통해 '무어의 법칙'의 한계를 극복할 중요한 열쇠가 될 전망"이라고 덧붙였다.

이번 연구 결과는 지난 18일 세계적 권위의 과학저널 '네이처(Nature)'에 게재됐다.